verilog2vhdl

verilog2vhdl é um utilitário que foi desenvolvido para quem quer converter um projeto Verilog existente em VHDL. & Nbsp; O VHDL gerado pode não funcionar como está e pode exigir alguma correção manual para garantir o tipo de dados VHDL correspondente. Este foi desenvolvido em Java (1.6.x), a fim de torná-lo independente de plataforma e empacotado como um arquivo JAR executável. Clique aqui para baixar este tradutor gratuito para a plataforma Linux e clique aqui para baixá-lo para o Windows.
Uso:
verilog2vhdl -em simple_and.v repetição a simple_and_top out simple_and.vhd
OR
java -jar $ EDAUTILS_ROOT / lib / verilog2vhdl.jar -em simple_and.v repetição a simple_and out output.vhd
Existem outras opções como -only_entity para criar apenas a entidade correspomding ao topo especificado. Da mesma forma, não há -only_component para criar uma declaração componente correspondente ao módulo especificado

Requisitos :.

• Java 2 Standard Edition Runtime Environment